Une étape sous-estimée du processus de fabrication des puces est sur le observation de devenir le prochain goulot d’étranglement pour intelligence artificielle.

Chaque micropuce utilisée pour alimenter l’intelligence artificielle doit être intégrée à un matériel capable d’interagir avec le monde extérieur. Mais à l’heure actuelle, la quasi-totalité de cette étape de fabrication de puces, connue sous le nom d’emballage avancé, se déroule en Asie, et les capacités sont limitées.

Il occupe désormais le devant de la scène alors que Taiwan Semiconductor Manufacturing Co. se prépare à inaugurer deux nouvelles usines en Arizona et Elon Musk robinets Intel pour ses ambitieux projets de puces personnalisées.

« Cela peut apparaître très rapidement comme un goulot d’étranglement si les gens n’investissent pas de manière proactive pour tenir compte de l’augmentation de la production de fabrication qui va se produire dans les deux prochaines années », a déclaré John VerWey du Centre pour la sécurité et les technologies émergentes de l’Université de Georgetown.

Dans une rare interview, Paul Rousseau, responsable des solutions d’emballage de TSMC Amérique du Nord, a déclaré à CNBC que les chiffres « augmentent de manière très substantielle ».

Sa méthode la plus avancée actuellement utilisée s’appelle Chip on Wafer on Substrate, ou CoWoS, et Rousseau a déclaré qu’elle augmente à un taux de croissance annuel composé stupéfiant de 80 %.

Géant de l’IA Nvidia a réservé la majorité de la capacité la plus avancée disponible chez TSMC, qui est le leader en volume dans le domaine de l’emballage.

Mais Intel est technologiquement à égalité avec le géant taïwanais.

Le fabricant américain de puces a eu du mal à consolider un client externe majeur pour son activité de fabrication de puces, mais ses clients d’emballage incluent Amazone et Cisco.

Mardi, Musk a également fait appel à Intel pour emballer des puces personnalisées pour SpaceX, xAI et Tesla dans son ambitieuse usine Terafab prévue au Texas.

Intel réalise la majorité de son emballage final au Vietnam, en Malaisie et en Chine. Certaines parties des emballages les plus avancés d’Intel sont produites dans des installations américaines au Nouveau-Mexique, en Oregon et sur un site à Chandler, en Arizona, où CNBC a effectué une visite en novembre.

Le processus est devenu sous les projecteurs alors que l’IA répond aux besoins de densité, de performances et d’efficacité des fabricants de puces pour créer le meilleur matériel pour les charges de travail d’inférence. À mesure que la densité des transistors approche des limites physiques, de nouvelles méthodes de conditionnement du silicium peuvent s’avérer utiles.

« C’est vraiment l’extension naturelle de la loi de Moore dans la troisième dimension », a déclaré Rousseau.

Pendant des décennies, des puces individuelles, appelées puces, ont été retirées d’une seule plaquette et regroupées dans un système qui se connecte à des appareils tels que des ordinateurs, des robots, des voitures et des téléphones portables. Des méthodes de packaging plus avancées ont décollé à mesure que la complexité des puces a explosé ces dernières années avec l’avènement de l’IA.

Désormais, plusieurs puces telles que des puces logiques et une mémoire à large bande passante sont regroupées dans une seule puce plus grande, comme une unité de traitement graphique ou un GPU. Un packaging avancé est utilisé pour connecter toutes ces matrices entre elles et leur permettre de communiquer entre elles et avec le système dans son ensemble.

« Jusqu’à il y a 5 ou 6 ans, personne ne faisait cela », a déclaré Patrick Moorhead, analyste en puces chez Moor Insights & Strategy, ajoutant que l’emballage était autrefois « une réflexion après coup » que les entreprises confiaient aux ingénieurs juniors.

« Maintenant, évidemment, nous savons que c’est aussi important que le dé lui-même », a-t-il déclaré.

Le goulot d’étranglement

Nvidia a réservé la majorité de la technologie CoWoS de pointe de TSMC, et la capacité est si fortement réservée que TSMC a aurait externalisé certaines étapes à des sociétés tierces spécialisées dans des parties plus simples du processus, telles que ASE et Amkor.

ASE, qui est la plus grande société externalisée d’assemblage et de test de semi-conducteurs au monde, réalise des ventes d’emballages avancés doubler en 2026. ASE construit un nouveau grand site à Taiwan, où sa filiale SPIL a également inauguré l’année dernière un autre nouveau site de conditionnement, en présence du PDG de Nvidia, Jensen Huang, l’année dernière.

TSMC accélère également la construction de deux nouvelles installations de conditionnement à Taïwan, en plus de construire deux installations de conditionnement en Arizona.

À l’heure actuelle, TSMC envoie 100 % des puces à Taiwan pour y être emballées, même celles fabriquées dans son usine de fabrication de puces avancées de Phoenix, en Arizona. TSMC n’a pas divulgué de calendrier pour l’achèvement des sites d’emballage aux États-Unis.

« Avoir cette capacité juste à côté de l’usine de fabrication en Arizona va rendre leurs clients très heureux », a déclaré à CNBC Jan Vardaman, principal chercheur en emballage de TechSearch International.

En effet, cela réduira les délais d’exécution en évitant d’avoir à faire des allers-retours entre l’Asie et les États-Unis, a-t-elle ajouté.

Intel fait déjà quelques packagings à proximité de son nouveau usine de fabrication de puces 18A avancée en Arizona.

Le fabricant américain de puces n’a pas encore trouvé de client externe majeur pour fabriquer des puces dans son usine de fabrication 18A, mais le responsable des services de fonderie, Mark Gardner, a déclaré à CNBC que la société avait des clients pour l’emballage depuis 2022, notamment Amazon et Cisco.

Nvidia envisage également de proposer des packages chez Intel dans le cadre de son Un investissement de 5 milliards de dollars dans le fabricant de puces qui est arrivé des semaines après le Le gouvernement américain a investi 8,9 milliards de dollars en 2025.

« Les fabricants de puces électroniques veulent montrer à l’administration américaine qu’ils feront affaire avec Intel, et la voie la moins risquée avec Intel est de faire du packaging », a déclaré Moorhead.

Lorsqu’on lui a demandé si Intel pourrait trouver un client majeur dans le secteur de la fabrication de puces par la porte dérobée du packaging avancé, Gardner a répondu qu’il y avait « une avancée dans cette direction » avec certains clients.

« Il y a des avantages à ce que tout soit au même endroit », a-t-il déclaré.

Musk pourrait être l’un des premiers à adopter à la fois la fabrication de puces et le packaging chez Intel.

Un renseignement Publication LinkedIn a déclaré mardi que la « capacité de l’entreprise à concevoir, fabriquer et emballer des puces ultra-hautes performances à grande échelle » aiderait Terafab de Musk à atteindre ses ambitions de produire 1 terrawatt de calcul annuel pour alimenter l’IA.

Évoluer de la 2D à la 3D

De nombreuses puces, comme les unités centrales de traitement, sont fabriquées avec un packaging 2D. Les puces plus complexes comme les GPU ont besoin de quelque chose de plus, ce qui est le domaine du CoWoS de TSMC, une forme de packaging 2.5D.

Pour ces puces, une couche supplémentaire de câblage haute densité appelée interposeur ajoute des interconnexions plus étroites afin que la mémoire à large bande passante puisse être montée directement autour de la puce, éliminant ainsi ce que l’on appelle souvent le mur de mémoire.

« Vous ne pouvez tout simplement pas obtenir suffisamment de mémoire dans votre puce de calcul pour l’utiliser pleinement. Ainsi, lorsque nous introduisons CoWoS, nous sommes en mesure de placer la mémoire HBM juste à côté du calcul de manière très efficace », a déclaré Rousseau de TSMC.

TSMC a été le pionnier de sa technique 2.5D en 2012 et a depuis connu plusieurs itérations. TSMC a déclaré que les GPU Blackwell de Nvidia sont le premier produit à être fabriqué avec sa dernière génération, CoWoS-L.

C’est cette dernière capacité qui inquiète tout le monde car Nvidia aurait réservé la majorité.

La technologie de packaging leader d’Intel est appelée pont d’interconnexion multi-dies intégré, ou EMIB. Son fonctionnement est similaire au procédé utilisé par Taiwan Semi, mais avec des ponts en silicium à la place d’un interposeur.

En « intégrant ces très petits morceaux de silicium là où ils sont nécessaires », a déclaré Gardner d’Intel, « il y a un avantage en termes de coût ».

Tous les acteurs travaillent également sur la suite : le packaging 3D.

Intel appelle sa méthode Foveros Direct, tandis que celle de TSMC s’appelle System on Integrated Chips, ou SoIC.

« Au lieu d’avoir les puces côte à côte, nous les mettons désormais les unes sur les autres », a expliqué Rousseau, ajoutant qu’elles « peuvent vraiment se comporter comme s’il s’agissait d’une seule puce et cela offre un tout autre niveau de gain de performances ».

Rousseau a déclaré qu’il faudrait quelques années avant de voir des produits TSMC emballer avec SoIC.

Pendant ce temps, les sociétés de mémoire comme Samsung, SK Hynix et Micron disposent de leurs propres usines d’emballage avancées, où elles utilisent l’emballage 3D pour empiler les matrices dans une mémoire à large bande passante.

Alors qu’ils s’efforcent de commercialiser leurs puces, les fabricants de puces mémoire et logiques cherchent également à remplacer les bosses par des plots de cuivre dans une nouvelle méthode appelée liaison hybride, augmentant ainsi le nombre de puces pouvant tenir dans une pile.

« Au lieu d’une bosse, nous pourrions établir une connexion de pas à pas, ce qui ne représente presque aucune distance, ce qui nous donnerait de meilleures performances en termes de puissance », a expliqué Vardaman. « Cela nous donne également de meilleures performances électriques puisque le chemin le plus court est le meilleur. »

Montre: Comment le packaging avancé fait progresser les puces IA dans la troisième dimension